半導體元件開發遇瓶頸
隨著智慧型手持裝置的蓬勃發展，半導體元件數目與性能的要求逐年增加。現今世界各國正積極尋找與開發下一代的高效能半導體元件裝置以達到更高效能、更省電同時兼顧小尺寸等的元件特性。近年來由於半導體元件關鍵尺寸已經縮小到10奈米，主宰半導體發展的莫爾定律（約每二年單位面積內半導體元件數目加倍）也逐漸遇到瓶頸，次世代半導體元件的開發已是刻不容緩。

█ 本系廖洺漢教授（右）與此計畫之主要參與學生劉昆翰（左）。
█ 本系廖洺漢教授（右）與學生黃崧芥（左）為參與此計畫之主要參與者。

針對半導體元件效能提升部分，應變技術是一種有效提升載子遷移率的關鍵技術之一，由國際大廠英特爾(Intel)在65奈米平面元件率先使用。而國際大廠三星(Samsung)也在其32奈米平面元件，成功展示一種新型的應變矽技術: 差排應力記憶技術。針對半導體元件省電能力提升的部分則由柏克萊大學(UC Berkeley)的胡正明教授率先提出三維鰭式半導體元件(FinFET)，用以有效降低元件的漏電流避免能量過度消耗。英特爾(Intel)緊接於22奈米元件世代引入此結構，成為三維半導體元件市場化的先驅。
此外，鍺半導體材料是一個有機會取代現有矽基半導體的材料，起因於其高載子遷移率的特性。但是目前各國仍然無法有效掌握其閘極設計及整合應力記憶技術於三維半導體元件中，進而同時提升半導體元件的效能與省電效率等優點。

開發高效能應變鍺三維半導體元件
本系廖洺漢老師率領劉昆翰、黃崧芥所組成的研究團隊，在科技部、台灣大學、台灣大學工學院、台灣大學機械系與台灣積體電路公司－台灣大學聯合研發中心（李嗣涔中心主任、潘正聖中心副主任、與劉致為執行長）的支持之下，藉由了解分析應力記憶技術的原理，並有效控制其機制，開發出高效能應變鍺三維半導體元件，達到30% 效能提升的優異特性；另外也結合磁性金屬閘級材料的設計，有效的提升鍺半導體元件的特性，達到75% 介電質提升、100倍漏流降低與50%效能提升的優異特性。
此優秀的研究成果結合了應變技術與磁性物質材料之高速三維半導體鍺元件，開闢一條未來次世代5-7半導體元件的嶄新道路，並吸引相關國際大廠如英特爾(Intel)及國際知名大學如柏克萊大學等的注意，提供未來半導體元件一個有效的解決方案。

台大論文首度發表於VLSI國際研討會
相關研究在2014年6月於檀香山舉辦的超大型積體技術及電路研討會（2014 Symposia on VLSI Technology and Circuits，簡稱VLSI國際研討會）上發表。VLSI國際研討會是全球最先進的半導體與系統晶片學術盛會，也是展現IC製程整合技術最新成果的重要櫥窗。每年皆有上千位微電子領域學者及業界專家參加會議，國際重要指標科技大廠如Intel、IBM、Qualcomm等亦均與會。值得一提的是，此為台灣大學的研究團隊第一次被接受於VLSI國際研討會-技術論壇(technology)中發表成果，刊登的3篇論文中有2篇均來自於本系廖洺漢老師的研究團隊。